计算机408_相关试题

存储器的存取周期与存储器的存取时间的关系是( )。
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admin2023-2-8
710
当且仅当( )发生时，认为浮点数溢出。
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admin2023-2-8
670
下列编码中，不用于表示字符的是( )。
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admin2023-2-8
630
计算机硬件系统直接运行的程序是( )。
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admin2023-2-8
520
设某机有5级中断L0、L1、L2、L3、L4，其中断响应优先次序为L0最高、LL1次之、…、L4最低。现在要求将中断处理次序改为L1→L3→L0→L4→L2，试问：若这5级中断同时都发出中断请求，按更改后的次序画出进入各级中断处理程序的过程示意图。
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admin2023-2-8
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设某机有5级中断L0、L1、L2、L3、L4，其中断响应优先次序为L0最高、LL1次之、…、L4最低。现在要求将中断处理次序改为L1→L3→L0→L4→L2，试问：下表中各级中断处理程序的各中断级屏蔽值如何设置(每级对应一位，该位为“0”表示允许中断，
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admin2023-2-8
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存储器读／写总线周期的功能有哪些?
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admin2023-2-8
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比较硬布线控制和微程序控制的异同。
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admin2023-2-8
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设某计算机有变址寻址、间接寻址和相对寻址等寻址方式。设当前指令的地址码部分为001 A H，正在执行的指令所在地址为1F05 H，变址寄存器中的内容为23A0 H。 (1)当执行取数指令时，如为变址寻址方式，取出的数为多少? (2)如为间接寻址，取出的数为
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admin2023-2-8
540
假设CPU执行某段程序时，950次从Cache得到数据，50次从主存得到数据，已知Cache存取周期为50 ns，主存存取周期为200 ns(设每次访问时，Cache访问与主存访问并发进行，如Cache命中则中断主存的访问)。求： Cache-主存系统的
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admin2023-2-8
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假设CPU执行某段程序时，950次从Cache得到数据，50次从主存得到数据，已知Cache存取周期为50 ns，主存存取周期为200 ns(设每次访问时，Cache访问与主存访问并发进行，如Cache命中则中断主存的访问)。求：平均访问时间。
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admin2023-2-8
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假设CPU执行某段程序时，950次从Cache得到数据，50次从主存得到数据，已知Cache存取周期为50 ns，主存存取周期为200 ns(设每次访问时，Cache访问与主存访问并发进行，如Cache命中则中断主存的访问)。求： Cache的命中率。
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admin2023-2-8
660
已知32位寄存器中存放的变量x的机器码为C0000004H，请问：当x是带符号整数(补码)时，x的真值是多少?x／2的真值是多少?x／2存放在R1中的机器码是什么?2x的真值是多少?2x存放在R1中的机器码是什么?
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admin2023-2-8
660
已知32位寄存器中存放的变量x的机器码为C0000004H，请问：当x是无符号整数时，x的真值是多少?x／2的真值是多少?x／2存放在R1中的机器码是什么?2x的真值是多少?2x存放在R1中的机器码是什么?
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admin2023-2-8
620
假定X=0．0110011×211，Y=0．1101101×2-10。(此处的数均为二进制)，计算X×Y。
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admin2023-2-8
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关于在I／O设备与主机间交换数据的叙述中，错误的是( )。
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admin2023-2-8
510
下列有关I／O编址方式的描述中，正确的是( )。
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admin2023-2-8
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接口的主要功能包括( )。 Ⅰ．数据转换 Ⅱ．数据缓冲与时序配合 Ⅲ．提供外部设备和接口的状态 Ⅳ．实现主机和外部设备之间的通信联络控制 Ⅴ．电平匹配和负载匹配
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admin2023-2-8
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指令流水中不同功能段的执行时间最好( )。
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admin2023-2-8
590
一个单周期处理器，各主要功能单元的操作时间为：指令存储器和数据存储器为0．3 ns，ALU为0．2 ns，寄存器文件为0．1 ns，则该CPU的时钟周期最少应该是( )。
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admin2023-2-8
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